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SoC时代:“胜者为王”的生死相搏
2008-07-23 10:51:08 作者： 来源：电子工程世界 汤宏琳
关键字：制造 多核 SoC 功耗 纳米 流程
“如果没什么危害的话，就是你们不够努力，” 管理人员尽其所能压榨一切价值，而SoC开发团队自然也不能幸免。
Cadence设计系统公司产品市场副总裁Steve Carlson与很多设计团队交谈后，向电子工程世界记者坦陈，设计工程师们无疑都面临着各种压力：其中包括经济环境困难、最终目标市场存在强大竞争以及有很多相似SoC产品的推出等。
Cadence设计系统公司产品市场副总裁Steve Carlson
即便是在如此环境下，复杂SoC（片上系统）设计中大部分IC还不能被准时开发、交货。因为大部分半导体研发团队在同时进行多个IC开发项目。 他们往往要对多个项目并行管理，接手新项目已经很难了，同时还要维持应该淘汰但仍未淘汰的产品。
“生死相搏”
但SoC出现最终目标是让设计尽快量产、满足所有关键设计指标。这听起来很简单，然而却要求工程师们要像变戏法一样进行越来越复杂的设计工作。因为半导体设备本身有很多全新方面，包括设备制造工艺、更复杂的多核架构等，这些都让设计经理们面临的技术要求越来越高，同时还要考虑重要的商业参数。
比起以往任何时候，设计团队所处工艺节点的位置都有着更强的决定性。现在“实时”工艺节点数量范围比起历史上的任何时候都广。尽管有一些设计团队正在利用老工厂的完全折旧状态（例如感应器和MEMs的使用），其他设计团队已经在利用最新工艺节点的力量。
同时，随着SoC复杂性从1000万门提高到1亿门甚至更多，设计团队压力骤增，老式工作流程界限划分已不再适用，简单的设计流程任务划分型组织结构也不再管用。新工艺节点的特点是只有一个要求：“对我们时刻关注，否则我们就毁了你的芯片。”
所有因素都变得越来越互相纠缠。不过对于很多设计团队来说功耗是重中之重。应用90纳米以及更低工艺节点的SoC，面临着采用新架构和设计技术相关的巨大挑战，而且与之相对应的还要对设计流程和工具进行变动。虽然功耗本身对于采用高级工艺节点的团队来说可能会是一个惊喜，但是它的优化在签收、时序闭合等方面都存在危险的副作用，甚至是更大的困难。
形式艰难而充满挑战，很多领域都是要“胜者为王”的生死相搏。
“胜者为王”的较量
对工具供应商而言，从单点技术开发进化到包罗万象开发，本身就是极其复杂的。Cadence等EDA设计工具厂商不得不拓宽其核心技术组合，应对越来越大的互相依赖性，同时继续深入投入到各个领域，反应新工艺节点的潜在挑战。
早在大约5年前，Cadence就已经开始朝着解决这些问题而发展。Cadence改进了其商业模型、开发过程及其组织结构。比如Cadence采用了两种复杂技术，用一种创新方式将其结合，从而加快时序闭合的过程。
“与竞争对手相比，我们对于自己的技术地位是很有自信的，” Steve称。不过Cadence意识到还有更多事情要做。客户的挑战正在提升，因而Cadence也要进化，其中包括工作方式的进化，Steve将其形容为“存在于公司内部的DNA”，它使得变革更加容易、更有效，同时也是Cadence将其技术方案组合转变为在各个领域里领先地位的方式。
围绕SoC设计的生态系统已经进化到各种领域的更高协作层面，同时在各领域内部也存在竞争性。一些公司在推动解决方案开发中扮演了领导者的角色，也有一些协会帮助推行了更广泛的举措，如SI2 Consortium及其推出的通用功耗格式(Common Power Format)。
历史上，推动任何设计变革最初的设计，不管是在速度、规模、功耗还是成本方面，都提供了一个对于复杂型设计的学习机会，对于探索工具技术和解决方案的限制都是大有裨益的。
“我们对任何SoC设计都很有兴趣，”Steve称。每种设计都有其独特的挑战，而设计工具厂商要事必躬亲、知道每个细微的差别。